求进位选择加法器方面的指导

alien920804 · 发表于 2013-12-11 10:13:51

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大家对进位选择加法器有没有什么比较好的资料呢？书上都是给了个系统框图，具体怎么实现很没有思路呀？求大神提出指导性意见

shiyinjita · 发表于 2013-12-11 22:26:22

回复 1# alien920804

？？？通过原语实现嘛？？？还是通过算法实现？》

alien920804 · 发表于 2013-12-17 08:49:18

回复 2# shiyinjita 版主所说的通过原语实现是指直接用mos管直接搭建电路吗？我指的就是那样子的呢~

prototyping · 发表于 2013-12-17 11:53:00

《CMOS超大规模集成电路设计》里面有介绍，第十一章里面有专门讲加法器的小节。

shiyinjita · 发表于 2013-12-18 21:26:57

回复 3# alien920804

恩，是的，在FPGA中用原语实现，在asic中用cmos搭建

alien920804 · 发表于 2013-12-20 14:33:45

回复 4# prototyping
哦哦，好滴，谢啦~~

alien920804 · 发表于 2013-12-20 14:35:05

回复 5# shiyinjita
哦哦，那版主所说的原语大概就是我理解中的verilog，vhdl这种硬件描述语言啦~~

shiyinjita · 发表于 2013-12-20 19:55:33

回复 7# alien920804

对的

alien920804 · 发表于 2013-12-21 09:55:17

回复 8# shiyinjita

受教了~~谢谢

schedule84 · 发表于 2018-10-17 10:49:38

多谢分享！

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