systemverilog如何实现可变参数宏

eesub

想实现的功能有点BT，希望有牛人能够帮忙解答。
假设我想实现如下的功能.
`define DIS(str) $display(str)

然后，`DIS("hello,world,%d",'h8);

编译会报错。我想把 "hello,world,%d",'h8 当做统一的参数传进去，单是编译器会检测到“，”认为是两个参数。


大家不要说DIS的宏给两个参数，因为我可能需要打印这样的信息，"hello,world,%d,%d",'h8,'h19


其实我想实现的是类似于C语言中可变参数宏的功能，求大牛指导。

vericafer

你只给了display一个参数， dispay会把参数当成一个字符串打印出来，`DIS("hello,world,%d",'h8) 这样会把括号里的当成一个字符串来处理。最后打印出来的就是"hello,world,%d",'h8。
    再则`DIS("hello,world,%d",'h8)这么写是给了两个参数的。应写成`DIS(“\"hello,world,%%d\",'h8”) 是给一个字符串参数。

brxue

应该转义

galois

2# 的方法好像不可以 编译都有问题
    是不是根本实现不了？

systemverilog lrm 3.1a 关于define就下面几行说明：

25.2 ‘define macros
In Verilog, the ‘definemacro text can include a backslash ( \) at the end of a line to show continuation on
the next line.
In SystemVerilog, the macro text can also include `", `\`"and ``.
An `"overrides the usual lexical meaning of", and indicates that the expansion should include an actual quotation mark. This allows string literals to be constructed from macro arguments.
A `\`"indicates that the expansion should include the escape sequence \", e.g.
`define msg(x,y) `"x: `\`"y`\`"`"
This expands:
$display(`msg(left side,right side));
to:
$display("left side: \"right side\"");
A ``delimits lexical tokens without introducing white space, allowing identifiers to be constructed from arguments, e.g.
`define foo(f) f``_suffix
This expands:
‘foo(bar)
to:
bar_suffix
Accellera
SystemVerilog 3.1a Extensions to Verilog-2001
344 Copyright 2004 Accellera. All rights reserved .
The ‘includedirective can be followed by a macro, instead of a literal string:
‘define home(filename) ‘"/home/foo/filename‘"
‘include ‘home(myfile)

vericafer

我只用vcs，以下结论是在vcs下得出的，有条件的同学可以用其他编译器试试。

  sv的手册中很多例子是有问题的，不能只看手册中写的， 要动手测测。这个问题有可能是编译器的问题。

   你说的`define msg(x,y) `"x: `\`"y`\`"`"   这个写法没有问题，但是不加重音号（`）也是没问题的，这个不知道你在vcs下测过吗。

    其实有一种情况是必须加重音号的，就是宏的引用在双引号内部。下面有个例子。还有楼主要注意的一点是define的字符串替换时在编译阶段，不是在仿真阶段，一定要保证编译阶段字符串替换的正确性。

eesub

楼上的同学，你觉得我想打印的效果是，
"hello,world,%d",'h8
吗？？？？

查了很多资料，试了很多方法，都木有实现。
估计sv根本就没办法实现这样的功能吧。

vericafer

define DIS $display 就可以实现一楼的操作 你想宏参数是个数组 后面替换部分就要实现数组引用

woodhorse

既然是宏处理的话，自己用perl写个宏预处理程序。在编译前先处理一下，不必强求用SV实现。

ligang1986718

楼主是要实现这样的功能吗？

`define DIS "hello,world,%d,%h",'h8,5'd15
$display(`DIS);

//打印信息
# hello,world,         8,0f

ligang1986718

回复 6# eesub


   sv很强大的，不是不能实现，而是你不会而已