dc综合时 bottom-up方式，顶层约束文件怎么写啊

zhiyuan6 · 发表于 2013-12-6 09:49:29

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dc综合时，把各个底层模块都综合好了，但是顶层约束如何写才把整个系统串起来呢，谢谢

belamy · 发表于 2014-2-17 13:45:45

同问，有人说一下吗，还有子模块中作为端口约束过input output delay的，但在顶层模块中是内部互联，此时还需要关心他们的延迟吗？

stephen_0921 · 发表于 2014-2-17 16:53:02

dont_touch or timing_model?

lilyzhong · 发表于 2014-2-17 21:24:14

约束还是那些约束，把底层的ddc读进来不就可以了？

lilyzhong · 发表于 2014-2-17 21:26:20

回复 2# belamy

底层的不用管了吧，顶层还要有input output delay

belamy · 发表于 2014-2-18 11:28:39

请问各模块综合和，对顶层综合，用的是dont touch，然后link，然后综合，顶层综合出来的网表发现是一个.v里有module top， module A， module B,感觉是把A，B 综合出来网表，拷到top文件里了。请问是正常的吗，不应该是拼在一起打散的吗

iNostory · 发表于 2018-1-29 16:35:10

学习了，谢谢指导

[求助] dc综合时 bottom-up方式，顶层约束文件怎么写啊