请教：关于锁相环测试的问题

duoyun · 发表于 2011-1-11 00:18:40

相噪和jitter是同一个东西的不同描述方式，都是指噪信比。输出信号幅度低了，信号功率自然小，添加的噪声不变，所以相噪（jitter）变差。

kevinbest2008 · 发表于 2012-8-3 20:14:56

学习了

li90ying · 发表于 2015-12-16 22:46:08

对pll正在学习中

hughhuang · 发表于 2016-1-6 16:52:40

理论上锁相环输出的波形不就应该是单一频率的正弦波么？矩形波应该是有很多别的频率的分量啊。另外，我测试的时候输出摆幅很小，单端只有120mV，这是什么原因呢？因为是反相器输出，反相器上拉和下拉电阻仿真结果都是50欧姆，驱动很大。5.5G的中心频率，65nmCMOS工艺。请教这么小的摆幅是为什么呢？

zhangqiwen · 发表于 2018-7-9 12:31:49

题主，你好不知道你的问题解决没有，我也碰到你类似的问题，后仿过程中接我们模拟示波器的负载25p，5.1k电阻，一开始驱动很小的时候振荡vco端正常，但是接负载的就显示不出来，我增加驱动（4级反相器采用两倍递增），得到的却是如下图

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，递增采用三倍，得到如下图

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之后采用1p，1k的负载，得到结果如下

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，所以这是频率太高的原因还是。。。（我PLL的输出频率为150Mhz）
望解惑！！谢谢

priestszpku · 发表于 2018-7-10 09:54:16

示波器的负载：25p，5.1K， 1/(2*pi*25p*5.1k)=1.24M,我没有算错吧？用1.24M输入带宽的示波器看150M的波形，应该不行吧？

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