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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于AHB总线verilog代码实现（design篇）
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楼主: hbhbts

[原创] 关于AHB总线verilog代码实现（design篇）

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bubblue
发表于 2017-10-17 16:47:16 | 显示全部楼层
正在学习各种总线接口的协议，谢谢分享
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h9f3
发表于 2017-10-18 13:58:03 | 显示全部楼层
회신 10 # hbhbts을


   Thanks
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vinocherish
发表于 2017-10-20 20:13:42 | 显示全部楼层
哈哈哈哈哈哈哈哈哈
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branch
发表于 2017-10-21 17:03:27 | 显示全部楼层
支持这种精神和钻研劲头
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cdting
发表于 2017-10-27 04:35:19 | 显示全部楼层
非常感謝~~~~
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vinocherish
发表于 2017-11-6 15:24:59 | 显示全部楼层
好哈哈哦
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hyliu006
发表于 2017-11-15 15:34:41 | 显示全部楼层
好东西，顶
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pradeepmadhava1
发表于 2017-12-1 16:47:09 | 显示全部楼层
Wow amazing
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18355358269
发表于 2018-1-6 09:43:25 | 显示全部楼层
学习一个。
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涂满
发表于 2018-1-8 13:55:57 | 显示全部楼层
顶一波
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