VerilogA 如何进行数组赋值？

liandxue

verilogA 如何进行数组赋值？
移位寄存器用数组来做，数组赋值怎么表示？
单个赋值是没问题的，但是位数比较多，写起来太繁琐，有没有直接赋值的方法？

liandxue

没有人知道吗？

yuexiagusong

VerilogA里面貌似不支持数组直接赋值吧？

widlarfan

It doesn't work in HSPICE. Not sure in Cadence.

peterlin2010

回复 4# widlarfan


   
                                                                数组                                                       
                                                                在 Verilog  HDL 中允许声明 reg 以及 wire 类型向量以及标量的数组，对数组的维数没有                                                       
                                                                限制。 线网数组也可用于连接连接实例的端口， 数组中的每个元素可以作为变量或者向量使                                                       
                                                                用。举例如下                                                       
                                                                reg count[0:7] //由 8 个变量组成的数组；                                                       
                                                                reg  bool[31:0]  //由 32 个寄存器标量组成的数组，数组的每个元素为 1 位宽的寄存器类                                                       
                                                                //型的变量                                                       
                                                                reg [4:0]port_id[0:7] //由 8 个 5 位宽的向量组成的数组，数组的每个元素为 5 位宽变量                                                       
                                                                wire [7:0]w_array[5:0] //由 8 位寄存器向量组成数组，数组共有 6 个元素；                                                       
                                                                注意不要混淆数组和向量两个概念。下面的例子显示如何访问数组元素                                                       
                                                                count[5]=0 //把 count 数组的第 5 个元素清零；                                                       
                                                                w_array[2]=8’h01;




是說使用 verilogA  or VHDL-AMS  宣告陣列 array 方式嗎?  沒用過這方法.  




GOOGLE find
http://www.designers-guide.org/Forum/YaBB.pl?num=1304782726








`define MYMAX 7
  localparam integer startval[`MYMAX:0] = `{1, 0, 0, 1, 1, 1, 0, 1};

  integer result[`MYMAX:0] ;
  integer k;

  @(initial_step) begin
    for (k=0; k<=`MYMAX; k=k+1) result[k] = startval[k];
  end

MORE
http://www.edaboard.com/thread190541.html

不知道那個可以

沒用到這方式 .

manixx

回复 1# liandxue

请问一下楼主有没有解决这个问题？如果要用veriloga写一个8位并行输出的register, 在命名时比如module(out[255:0], clk, in1) ,然后采用out的形式操作，请问这样可以吗？

manixx

补充：采用out[i]的形式

小贱贱

楼主，您好，请问这个问题您知道怎么解决了吗？ 感觉好奇怪，单个赋值没问题，数组操作不了。我看示例里面有使用---------‘{}-------这种来赋值array的，也没成功。