formality 在设置顶层的时候出错【已解决】

白兰地 · 发表于 2013-11-25 11:59:53

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本帖最后由白兰地于 2013-11-26 10:30 编辑

formality 在设置imp的顶层的时候出错。我用的脚本如下：
set design_name my_design
read_verilog -container r -libname WORK rtl_file_list
read_db target_link_library_list
set_top r:/WORK/$design_name
read_verilog -container i -libname WORK gate_file_list
read_db target_link_library_list
set_top i:/WORK/$design_name

在刚开始设置ref的顶层的时候出错，后来把db也添加进去，就可以了。现在在imp的是时候又出错了，两次添加的db文件是一样的，都是在DC的setup文件中导进去的db，请问是不是那个步奏出错了？

N`6K{`NSW{2P]CCIEH~8.jpg

请问在formality哪里能看到更加详细的错误信息。

白兰地 · 发表于 2013-11-26 10:36:35

这是由于在DC综合的时候出现unsolved的警告，没有及时处理。
原因是：在DC读入网表的时候使用read_verilog,现在改用analyze + elaborate读入设计，解决unsolved 的警告，formality里面的错误也解决了。

damonzhao · 发表于 2013-11-26 14:26:05

奖励50信元

白兰地 · 发表于 2013-11-26 14:52:48

回复 3# damonzhao

谢谢版主！！

似水如烟 · 发表于 2014-1-14 10:42:47

很有用处

dmj827627865 · 发表于 2014-1-15 08:51:24

谁能送我点信元，感谢楼主的分享

weiiiiiii · 发表于 2018-12-13 10:36:09

回复 2# 白兰地

可是我按照您说的方式改了还是有该问题，请问有解决方法吗

weiiiiiii · 发表于 2018-12-13 10:52:45

回复 2# 白兰地

谢谢，已解决！是我自己的问题

IC未入门的小波 · 发表于 2020-11-2 15:51:36

weiiiiiii 发表于 2018-12-13 10:52
回复 2# 白兰地

你好，你是怎么解决的，我也遇到同样的问题

liuyuanhuiHUST · 发表于 2024-12-26 19:49:30

你好，你是怎么解决的，我也遇到同样的问题

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