Verilog代码中，在某个时钟的上升沿，交换两个寄存器的值。

guofengchd · 发表于 2013-11-17 21:34:01

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在某个时钟的上升沿，交换两个寄存器的值，Modelsim仿真过了。但是在综合的时候，或者下载到板子上的时候会不会出现冲突或者错误啊？
always@(posedge clk)
if(state==change)
a<=b;
................
................
always@(posedge clk)
if(state==change)
b<=a;
..................
...................