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[求助] 关于DFT的一些问题

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发表于 2013-11-11 22:12:36 | 显示全部楼层 |阅读模式

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最近做DFT遇到如下的一些问题,研究了几天不知道怎么下手。

1 拿到综合后的netlist,前端插入了clock gating, 这其中的latch单元本身是有TestEnable的,但是插scan chain的时候,工具不识别这这TestEnable,最后在latch的输出端加了一个MUX,而TestEnable则直接拉到1。所以不知道怎么才能让工具能识别这个端口?
2 对于扫描综合,采用了bottom-up的方式,先综合子模块,然后最后将子模块中的扫描链串起来,规划承不同的一些扫描path。但是不知道怎么串,是用hookup pin吗?
3 ATPG完毕之后,用生成的test pattern进行VCS仿真,但是仿出很多mismatch,不知道哪里设置的有问题?

忘高手们不吝赐教。
发表于 2013-11-12 11:14:06 | 显示全部楼层
1. set_dft_clock_gating_pin
2. HASS flow
3. pattern mismatch的原因很多了, 如果你DRC都没有问题的话先尝试一下scan chain test 能否过
发表于 2014-4-1 13:52:14 | 显示全部楼层
good,好用
发表于 2015-5-8 01:22:33 | 显示全部楼层
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