IP核ALTLVDS_TX的仿真问题

mengluchenxi · 发表于 2013-11-8 13:50:20

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大家好：

我用modelsim对IP核ALTLVDS_TX进行了仿真，仿真结果如下图所示：

我想请教各位高手，为什么tx_out刚开始一段时间一直为00，而且tx_outclock刚开始也没有波形？是因为IP核的延迟吗？

另外，tx_out有变化时，刚开始为什么连着一直是01 11 01 11 01 11，后面才开始正常（因为tx_in为01011100，我设通道数为2，串行化因子为4，正确结果tx_out 应该直接输出01 11 00 10）

下面我附上我设置IP核的界面：

万分感谢！

kelelantong · 发表于 2015-12-11 15:55:15

我也遇到同样的问题，你解决了没？

cwhui1 · 发表于 2015-12-11 17:12:07

我也遇到过这种问题

hhpingyear · 发表于 2016-1-2 11:36:06

FPGA内部是硬件电路实现的，传输稳定需要一定的时间，所以在前面一段，随路时钟输出有效才开始传输数据.
至于刚开始为什么数据不对就不知道了

[求助] IP核ALTLVDS_TX的仿真问题