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[求助] 流水线ADC设计失败,请教!

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发表于 2013-11-5 20:45:15 | 显示全部楼层 |阅读模式

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设计了一个12bit 20MSPS 的流水线ADC,回片测试出来失败,请教!
       1. 输入正弦信号,时钟超过10MHz后,负半轴输出开始出错,随着时钟频率进一步提高,出错的位置逐渐向正半轴方向蔓延,直至整个正弦波形都出错,但当输入位于0附近,也就是正弦的中间位置时,几乎不会出现转换错误。
       2. 测试波形实在很乱,但简单抽象后,极致的情况就是下图这样,这里画的是一个小的错误,误差大时上半轴的输入,输出都会跳到下半轴去。

      3.  输入直流测试,发现当时钟频率提高到10M以上时,第一级流水级的某一位数字输出会发生跳变,导致转换错误。这个跳变的位可能的第一级的任何一位,或者是某两位一起跳变,且除去跳变的一位其余ADC数字输出位都不动。
另外,测试时发现,虽然输出错误,但并没有lost level的情况发生,也就是流水级的残差输出并没有溢出。
      4. 根据这些测试现象,我只能猜测比较器输出到MDAC的温度计码还是对的,但是到编码电路后就出了问题,但电路上的分析找不到头绪。希望各位牛人给看看,多推荐点可供排查的可疑点,请多指教哈。
 楼主| 发表于 2013-11-5 20:46:31 | 显示全部楼层
图没粘上,再发一遍


    1.png
发表于 2013-11-5 21:56:42 | 显示全部楼层
timing 查过没有,clock 小于10MHz 没有问题么?
input fully differential ?只出现在负半段?
这个要用各种方法排除,慢慢缩小范围
以前我最喜欢debug了,呵呵
发表于 2013-11-6 05:24:24 | 显示全部楼层
感觉是比较器问题,然后MDAC传输曲线进入了错误的区间
发表于 2013-11-6 08:19:48 | 显示全部楼层
做后仿真的时候没有仿出来问题吗?
发表于 2013-11-6 11:00:01 | 显示全部楼层
这个有点难猜测,因为不知道你的设计。
 楼主| 发表于 2013-11-6 21:04:06 | 显示全部楼层
回复 3# fuyibin

没有只出现在负半段,是时钟频率升高时负半段最先出问题,但随着频率继续提高,错误会蔓延到正半段。10M以下没问题,动态性能都很稳定。我也喜欢debug,可惜木有思路了。。
 楼主| 发表于 2013-11-6 21:08:11 | 显示全部楼层
回复 4# firevortex


    我开始也感觉很像,但如果MDAC到了错误区间,应该会造成流水级输出超出下一级的输入范围,表现在ADC输出上会有一段模拟输入信号区间都转换到一个数字输出上,但这个芯片没有这个现象,虽然分辨错误,但可以看到错误的那一段区间内还是有它的线性度在的。。。您再给出出主意,看看我还漏掉了哪些点,谢谢啦~
 楼主| 发表于 2013-11-6 21:14:38 | 显示全部楼层
回复 5# superleaf

各个模块的后仿都做过了,比较器、MDAC、采保、输出校准,是把模块版图提出的网表放在整体电路中做得后仿,性能都可以。不过确实没有把它们连在一起做,时间太长了,您看在后仿这还有哪些能做的排除下问题不?谢谢啦~
 楼主| 发表于 2013-11-6 21:21:32 | 显示全部楼层
回复 6# dongzz201

   前辈如果给提供些芯片出问题后debug的思路和方法,分享下自己debug的经验,我也不胜感激呀:)
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