流水线ADC第一级的相关问题

UESTC-ADC

最近看的一篇关于流水线10bitADC的论文里提到，如果第一级为多位(如4bit，后面几级均为1.5bit)，那么第一级MDAC中的运放设计难度将大大降低，这个难度的降低具体指哪些方面呢？有没有哪位好心的朋友帮忙解答一下，菜鸟不胜感激

lonerinuestc

我是这么理解的，不知道对不对：
1. stg1增益提高，容许输出端有更大的settling error，所以该级的闭环带宽要求可以降低；
2. stg1增益提高，利于压制back stg的error，所以stg2可以scale down more agressively，利于stg1拉高非主极点；
3. stg1增益提高，利于压制本级OTA的noise，利于节省电流；

emma1987

楼上说的好全面，学习！

tsmc40

说说自己的浅见：
级电路分辨率直接决定MDAC反馈系数，分辨率越高，运放闭环增益越大；就单级级电路而言，分辨率提升会使运放在达到相同闭环带宽条件下消耗更多电流。（当然lonerinuestc说得没错，建立要求降低了或许就不需要那么高的带宽）在ADC总分辨率不变前提下，扩大单级分辨率意味着级数的缩减，后级的电流消耗则会减少。我记得有paper做过建模，大概是单级分辨率为2-bit~3-bit总功耗最小。
噪声方面，级分辨率越高，运放反馈系数越小，噪声越小（可以推一下）。
另据paper（自己没研究过），级电路分辨率还影响到对电容匹配性，增加级分辨率会有好处。