【已解决】有关数字芯片网表编写和LVS验证结合的问题！！！！急急急~~

Cadence—IC · 发表于 2013-11-5 15:07:06

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本帖最后由 Cadence—IC 于 2013-11-7 16:45 编辑

RT，现在全数字芯片，pad是layout版图工程师单独加的，不是在PR中
一起同core做的PR，所以在跑LVS的时候需要在原来CORE网表的基础
上自己将PAD的网表添加进入，
问题：
附件图片是我自己编写的网表文件，里面显示的是顶层部分，然后引用PAD
网表部分，但是现在跑LVS却出现了如此错误，希望大家给予帮助，谢谢~

Cadence—IC · 发表于 2013-11-6 08:45:01

没人关心一下？？？？高手呢？

xxmule · 发表于 2013-11-6 17:58:23

回复 1# Cadence—IC

怎么连port都没有提出来呢？？

Cadence—IC · 发表于 2013-11-7 08:37:30

回复 3# xxmule

对啊，很奇怪啊~不知道是不是版图port的层次的问题

xxmule · 发表于 2013-11-7 09:32:18

回复 4# Cadence—IC

你打label了没有啊？

Cadence—IC · 发表于 2013-11-7 09:41:32

回复 5# xxmule

打了的啊，这个是必须的吧

智乐 · 发表于 2013-11-7 09:45:36

你网表和版图都不加pad，看看lvs能不能通过，如果通过了之后都加上pad试试，如果还有错误就在pad上找，用排除的，应该挺快能解决吧？

Cadence—IC · 发表于 2013-11-7 16:45:14

已解决

xxmule · 发表于 2013-11-7 17:55:14

回复 8# Cadence—IC

怎么解决的啊？是label的层没有用对吗？

Cadence—IC · 发表于 2013-11-8 08:32:22

回复 9# xxmule

嗯，是版图那边没有在顶层画label

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