在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4763|回复: 4

[求助] 请教一个synplify pro和quartus综合的问题

[复制链接]
发表于 2013-10-31 22:13:22 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
请教一个synplify pro和quartus综合的问题:
      同个模块设计(verilog),在quartus综合布局布线后,逻辑资源消耗有1500的样子,但用synplify pro综合后,资源消耗是接近3000的样子,然后将VQM文件在quartus里面布局布线,最后资源消耗仍然是3000。网上看了很多评论都说synplify综合的资源消耗要小,时序也要好,所以我很困惑啊!
      求教各位大牛的经验,这有可能是哪些原因造成的啊?quartus用的是11,synplify用的是2012的那版。
发表于 2013-11-1 09:08:27 | 显示全部楼层
你给这个模块加了IO PIN脚约束没?如果不加约束,那PIN脚是随机放的,面积也会大大不同。
你只是综合个模块,但上FPGA布线,还是有必要加PIN脚约束。
 楼主| 发表于 2013-11-3 23:03:54 | 显示全部楼层
回复 2# eaglelsb


   恩 synplify 是没有加pin脚约束的,但quartus上是有pin脚约束的。如果都没加,照一般经验看,也应该是synplify综合出来的资源更优一些,奈何现在synplify没加约束,quartus加了pin脚约束,后者却显得资源利用更优啊?
发表于 2013-11-4 09:00:07 | 显示全部楼层
回复 3# chaorenda

也就是说就是用synplifypro,然后调用quartus时是有PIN脚约束的?

要不你试下把约束信息写在SDC中,加载到synplify premier,并且打开物理综合,然后再步到最后试试。
发表于 2017-10-16 14:05:17 | 显示全部楼层
感謝分享
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 23:26 , Processed in 0.023048 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表