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查看: 12513|回复: 7

[求助] XILINX ISE 布线,出现Designs are not completely routed

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发表于 2013-10-30 18:47:25 | 显示全部楼层 |阅读模式

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在Place & route出现的,虽是warning,但是显示布线失败。下面的信号都是用MIG生成的DDR2模块的中间信号。  请问怎么解决呢?

WARNINGarHelpers:360 - Design is not completely routed.

   u_mem_ddr2/c3_sysclk_2x
   u_mem_ddr2/c3_sysclk_2x_180
   u_mem_ddr2/memc3_infrastructure_inst/c3_sysclk_2x_180_c
   u_mem_ddr2/memc3_infrastructure_inst/c3_sysclk_2x_c
   u_mem_ddr2/memc3_wrapper_inst/memc3_mcb_raw_wrapper_inst/ioi_drp_clk
   u_mem_ddr2/memc3_wrapper_inst/memc3_mcb_raw_wrapper_inst/ioi_drp_clk_c


资源分配情况,几个主要的
Slice Logic Utilization   Used  Available   Utilization    Note(s)

Slice Logic Utilization   Used  Available   Utilization    Note(s)

Number of occupied Slices   1,936   2,278   84%
Number of MUXCYs used   2,140    4,556    46%
Number of bonded IOBs 75 186 40%
Number of LOCed IOBs 75 75 100%
Number of BUFIO2FB/BUFIO2FB_2CLKs  1 32 3%
Number of BUFG/BUFGMUXs  10 16 62%
Number of DCM/DCM_CLKGENs 1 4 25%
Number of IODELAY2/IODRP2/IODRP2_MCBs 23 248 9%
Number of BUFPLL_MCBs 1 4 25%
Number of MCBs 1 2 50%
Number of PCILOGICSEs 0 2 0%
Number of PLL_ADVs 2  2 100%
Average Fanout of Non-Clock Nets 3.44
发表于 2013-10-31 22:43:33 | 显示全部楼层
约束怎么加的?
发表于 2013-11-1 09:06:17 | 显示全部楼层
看上去是时钟没布上去,DCM用了25%,而PLL用了100%,你是不是时钟使用过多了?把其它时钟先删除点,或将PLL占用的改DCM,再试试看。
 楼主| 发表于 2013-11-1 13:28:44 | 显示全部楼层
回复 2# shiyinjita


   谢谢回复。   用Synopsis综合,时钟约束只加了频率约束。
   经验证,我用ISE14.4出现的这个问题,而ISE13.3则布线成功。
 楼主| 发表于 2013-11-1 13:30:14 | 显示全部楼层
回复 3# eaglelsb


   谢谢回复。
   ISE软件由14.4换成13.3,布线成功,程序正常运行。
发表于 2013-12-9 20:42:29 | 显示全部楼层
回复 5# gmm.dl.cn


   你好,我这两天也在用DDR2 IP。但是我一旦例化到我的工程里边,就会出现各种map问题。我将自动生成的UCF文件中的管脚改成自己定义的管脚,出现下面的问题,网上找不到资料,烦请指教,谢谢。Incomplete connectivity. The pin <PAD> of comp block   <DDR2_B/u_ddr2_infrastructure/clk200_n> is used and partially connected to network
   <DDR2_B/u_ddr2_infrastructure/clk200_n>. All networks must have complete connectivity to the comp hierarchy and the
   connectivity for this pin must be removed or completed.
 楼主| 发表于 2014-5-6 13:25:24 | 显示全部楼层
回复 6# wgch19890113


   不好意思,好久不上这个网站了。
你的好像是引脚分配的问题吧。DDR2在FPGA芯片上有固定的引脚分配,不能随便定义的。
发表于 2014-9-21 20:46:38 | 显示全部楼层
谢谢楼主的分享
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