求比较两种简单ESD电路优缺点

wangkes · 发表于 2013-10-29 21:08:15

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GGNMOS的，做一个简单的ESD输入端保护。

一般文献是用的右边这种，但我们现在是用的左边的。

不知到左边比右边的好在哪里，有人能分析下吗。
我觉得可能是没有latch up，因为只有N管？
可以用在辐射环境下？

谢谢！

lodestar6666 · 发表于 2013-10-29 21:16:55

你确定左边的电路能起到ESD保护作用？
上面的NMOS管GATE接在了输入上，ESD电压不会把它击穿吗？

micro-wu · 发表于 2013-10-30 09:51:48

左边的是比较合理的，利用NMOS的snapback特性，要注意几个转折点的电压。
右边的使用PMOS通常是不好的，PMOS击穿后其钳位电压是上升的，保护很弱的。

semico_ljj · 发表于 2013-10-30 10:21:51

实际产品左边很少见啊
有具体的实例嘛

Hyacinth1292 · 发表于 2013-10-30 13:02:50

左边的方式还真没见过。

wangkes · 发表于 2013-10-30 16:31:28

本帖最后由 wangkes 于 2013-10-30 16:36 编辑

左边就是实际产品中的。分析一下，也可以起到ESD的作用，
好像左上面那个n管中的寄生晶体管在输入负电压脉冲时也可以导通的，和右上P管一样。

但确实是接在gate上了，好像自己比较容易击穿

math123 · 发表于 2013-10-30 16:50:15

左边上面的NMOS管在PD 模式下（VDD 接地，引脚施加正的ESD 电压，对VDD 放电，其余引脚悬空）为二极管链接的NMOS直接导通了，在这个情景下保护能力好像较好？

tq0010c · 发表于 2014-8-28 12:46:39

或许在很老的工艺下会用左边结构，但是现在的工艺相对于mos源漏，gate要更脆弱，在一个1981年的paper中提到过左面的结构

tq0010c · 发表于 2014-8-28 12:48:46

lishiliang · 发表于 2014-8-29 19:31:53

接在Gate上也不一定容易击穿吧，不要惯性思维，栅和源/漏接在一起和单独接栅是不一样的。
单独接栅，栅是悬浮的，没有泄电通路，电荷积累在栅上导致栅下薄氧层击穿
而栅接的源/漏，由于源/漏是低阻抗的，可以提供电流泄放的通路，所以不会再栅上积累大量电荷，造成击穿
。。。。在天线规则上是这么说的，如果栅极不接源/漏，为了防止与栅相连的金属收集的电荷将栅击穿，需要限定和栅极相连的金属的面积、长度
所以左图的栅没有想象的脆弱

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