求比较两种简单ESD电路优缺点

dinggo · 发表于 2014-8-30 14:57:56

同意楼上，

但，楼主，你玩抗辐，还是老老实实用抗福工艺吧，普通工艺，不过是环形栅外加冗余设计，根本就不靠谱

enian · 发表于 2014-10-1 01:41:32

两种都能工作啊哪个更好要看具体工艺吧

jiangbing1975 · 发表于 2015-1-9 09:35:02

本帖最后由 jiangbing1975 于 2015-1-9 09:36 编辑

我认为左边的无论是PD还是ND，ESD性能都应该很差：
1）PD的时候，VDD接“地”，VSS悬空，由于Gate接到pad上，因此上面的NMOS器件能够形成反型层而正常开启，泄放ESD能量。但是由于泄放通道就是形成的反型层，厚度太薄，散热能力远不及通过bulk的散热能力，因此ESD性能会很差。
2）ND的时候，VDD接地，VSS悬空，由于gate接到了Pad上，此时只能通过寄生的NPN来泄放ESD能量。但是由于VSS悬空，根本无法形成有效的寄生NPN的基极电流，因此该寄生的NPN也无法正常开启来泄放ESD能量。
基于上面两点，该PAD的ESD能力很差。
个人愚见，仅供参考。

layoutman88 · 发表于 2015-1-15 15:47:10

看了几個人的回覆,收獲良多謝謝分部享

上海大学 · 发表于 2015-1-15 19:00:14

输入电平是不是大于电源电压？

sunuli · 发表于 2015-6-16 14:51:57

学习了

ztstg2018 · 发表于 2021-2-8 18:01:19

micro-wu 发表于 2013-10-30 09:51
左边的是比较合理的，利用NMOS的snapback特性，要注意几个转折点的电压。
右边的使用PMOS通常是不好的，PMO ...

你说的对！ESD不就是保护MOS栅极的吗？开漏极就不用ESD

MicroEpzc · 发表于 2021-10-30 10:53:25

jiangbing1975 发表于 2015-1-9 09:35
我认为左边的无论是PD还是ND，ESD性能都应该很差：
1）PD的时候，VDD接“地”，VSS悬空，由于Gate接到pad上 ...

感觉分析的很有道理呀，学习了

sheepyang · 发表于 2021-11-2 16:34:04

PMOS的电迁移率只有NMOS管的三分之一左右，相同宽长比和沟道长度的话，电流能力弱，响应速度慢(空穴和电子的差别)，对于保护来说，ESD器件不快速抢冲击能量，不能行驶自己的职责，那等于白做。

SZGang · 发表于 2021-11-3 22:24:09

jiangbing1975 发表于 2015-1-9 09:35
我认为左边的无论是PD还是ND，ESD性能都应该很差：
1）PD的时候，VDD接“地”，VSS悬空，由于Gate接到pad上 ...

1、RC CLAMP中的常用打开的NMOS来泄放电流，就是利用反型层呃，在低频应用时，只要管子足够大，导通能力不是问题；
2、ND的时候我觉得可以参考参考GGNMOS在PD的情况，利用寄生的DIODE和NPN导通，也可以起到保护作用。

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