我们为什么要用pipeline结构？

tsmc40

大家好，小弟初入模拟圈，现在在学习ADC，很多东西理解不透彻，希望获得大家的指点。
我们为什么要用pipeline结构做高速高精度ADC？由于制程的进步，现在SAR发展的很快，速度上完全可以与pipeline媲美；同时，电源电压的降低，让摆幅受限的pipeline获得同样SNR的SAR更加艰难；此外，SAR的功耗还要比前者低不是一点半点。但是，为什么在wireless communication application中，SAR并没有取代pipeline的位置？是因为比较器的精度跟不上了么？我的理解是pipeline每次余差至少可以放大的满摆幅的一半，次级比较器可以轻松得到正确结果；但是SAR的话，随着分辨率/比较次数的增多，相同一个比较器的‘压力’会越来越大，到12b以上是不是就是非常艰难了？
这么理解是否正确，或者说SAR还有什么办法可以解决上述问题？求指点。谢谢大家

lonerinuestc

1. wireless communication application也分骨干网和终端，我猜想在终端上，几乎不会用pipeline了吧，应该是SAR和sigma delta。但是在骨干网中，比如base station，必须是pipeline。因为对ADC的要求极高，比如现在的LTE基站用的都是14bit 250MSPS，GSM1800用的16bit 125MSPS，而如今的SAR还远远达不到这种要求。在高速高精度SAR ADC方向上，ADI在ISSCC2013上发表的14bit 80MSPS应该代表了最高水平。
2. 我觉得，随着process继续scaling down，SAR确实会在更多领域取代pipeline，但是pipeline不会退出历史舞台，那话咋说的：老兵不死，只会慢慢凋零...

tsmc40

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谢谢回复。
那现在究竟是什么成为了sar的瓶颈呢？是精度本身（例如比较器）还是在高速下时钟（相当于得几GHz的频率）和ref很难做？

tsmc40

回复 2# lonerinuestc


   我又仔细看了下adi的那个，感觉功耗不低呢...

lonerinuestc

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   我又仔细看了下adi的那个，感觉功耗不低呢...
tsmc40 发表于 2013-10-16 11:26

                               
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    那个功耗还不低，那就没办法了，大概65fJ/step，还想怎么地？

lonerinuestc

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谢谢回复。
那现在究竟是什么成为了sar的瓶颈呢？是精度本身（例如比较器）还是在 ...
tsmc40 发表于 2013-10-16 10:48

                               
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    我觉得还是DAC 和comparator的速度和精度，并且SAR ADC需要一个速度极高的clock，光是走这个clock就是一门学问了。但是这些会随着process的改善而进一步得到优化，并且现在很多关于redundancy的算法也大大推动了SAR的速度。

tsmc40

回复 5# lonerinuestc

是很低了，但是没我想象的低，这是最新的isscc，我知道有学校做出来的150Mpipeline可以到130fJ/step我现在只是想比较sar和pipeline的差距

semico_ljj

mark。

vdslafe

回复 7# tsmc40


    ADI 发的东西是量产级别的，包括了reference了的，学校里面搞得哪里能跟这个比。一般学校发的都是外接reference.
把SAR 精度跑高同时把速度跑快，并不是一件容易的事情

tsmc40

回复 9# vdslafe


   没有，我说的那个pipeline功耗已经包括了reference buffer了，发了今年的asscc好像