需要用verilog-a建模一个全差分的opamp，系统自带的是单端输出，应该怎么改？

zr3030

本人小白，刚接触verilog-a不久。需要用它编写一个opamp，需要理想的，全差分的。
跟白痴一样自己写了 ：
voutp<+Gain*vinp;
voutn<+Gain*vinn;

感觉完全不对，，看到系统的自带opamp代码，想改成差分输出，求指点~~

以下是系统opamp的单端输出的代码

   

        

            
1. 
   
2. `include "discipline.h"
   
3. `include "constants.h"
   
4. 
   
5. // $Date: 1997/08/28 05:45:21 $
   
6. // $Revision: 1.1 $
   
7. //
   
8. //
   
9. // Based on the OVI Verilog-A Language Reference Manual, version 1.0 1996
   
10. //
    
11. //
    
12. 
    
13. `define PI          3.14159265358979323846264338327950288419716939937511
    
14. 
    
15. 
    
16. 
    
17. //--------------------
    
18. // opamp
    
19. //
    
20. // -  operational amplifier
    
21. //
    
22. // vin_p,vin_n:        differential input voltage [V,A]
    
23. // vout:        output voltage [V,A]
    
24. // vref:        reference voltage [V,A]
    
25. // vspply_p:        positive supply voltage [V,A]
    
26. // vspply_n:        negative supply voltage [V,A]
    
27. //
    
28. // INSTANCE parameters
    
29. //    gain           = gain []
    
30. //    freq_unitygain = unity gain frequency [Hz]
    
31. //    rin            = input resistance [Ohms]
    
32. //    vin_offset     = input offset voltage referred to negative [V]
    
33. //    ibias          = input current [A]
    
34. //    iin_max           = maximum current [A]
    
35. //    slew_rate      = slew rate [A/F]
    
36. //    rout           = output resistance [Ohms]
    
37. //    vsoft          = soft output limiting value [V]
    
38. //
    
39. // MODEL parameters
    
40. //    {none}
    
41. //
    
42. 
    
43. module opamp(vout, vref, vin_p, vin_n, vspply_p, vspply_n);
    
44. input vref, vspply_p, vspply_n;
    
45. inout vout, vin_p, vin_n;
    
46. electrical vout, vref, vin_p, vin_n, vspply_p, vspply_n;
    
47. parameter real gain = 835e3;
    
48. parameter real freq_unitygain  = 1.0e6;
    
49. parameter real rin = 1e6;
    
50. parameter real vin_offset = 0.0;
    
51. parameter real ibias = 0.0;
    
52. parameter real iin_max = 100e-6;
    
53. parameter real slew_rate = 0.5e6;
    
54. parameter real rout = 80;
    
55. parameter real vsoft = 0.5;
    
56.    real c1;
    
57.    real gm_nom;
    
58.    real r1;
    
59.    real vmax_in;
    
60.    real vin_val;
    
61. 
    
62.    electrical cout;
    
63. 
    
64. 
    
65.    analog begin
    
66. 
    
67.       @ ( initial_step or initial_step("dc") ) begin
    
68.          c1 = iin_max/(slew_rate);
    
69.          gm_nom = 2 * `PI * freq_unitygain * c1;
    
70.          r1 = gain/gm_nom;
    
71.          vmax_in = iin_max/gm_nom;
    
72.       end
    
73. 
    
74.       vin_val = V(vin_p,vin_n) + vin_offset;
    
75. 
    
76.       //
    
77.       // Input stage.
    
78.       //
    
79.       I(vin_p, vin_n) <+ (V(vin_p, vin_n) + vin_offset)/ rin;
    
80.       I(vref, vin_p) <+ ibias;
    
81.       I(vref, vin_n) <+ ibias;
    
82. 
    
83.       //
    
84.       // GM stage with slewing
    
85.       //
    
86.       I(vref, cout) <+ V(vref, cout)/100e6;
    
87. 
    
88.       if (vin_val > vmax_in)
    
89.          I(vref, cout) <+ iin_max;
    
90.       else if (vin_val < -vmax_in)
    
91.          I(vref, cout) <+ -iin_max;
    
92.       else
    
93.          I(vref, cout) <+ gm_nom*vin_val ;
    
94. 
    
95.       //
    
96.       // Dominant Pole.
    
97.       //
    
98.       I(cout, vref) <+ ddt(c1*V(cout, vref));
    
99.       I(cout, vref) <+ V(cout, vref)/r1;
    
100. 
     
101.       //
     
102.       // Output Stage.
     
103.       //
     
104.       I(vref, vout) <+ V(cout, vref)/rout;
     
105.       I(vout, vref) <+ V(vout, vref)/rout;
     
106. 
     
107.       //
     
108.       // Soft Output Limiting.
     
109.       //
     
110.       if (V(vout) > (V(vspply_p) - vsoft))
     
111.          I(cout, vref) <+ gm_nom*(V(vout, vspply_p)+vsoft);
     
112.       else if (V(vout) < (V(vspply_n) + vsoft))
     
113.          I(cout, vref) <+ gm_nom*(V(vout, vspply_n)-vsoft);
     
114.    end
     
115. endmodule
     
116. 
             

   

    复制代码

zr3030

已经解决！

PERRY_C

求verilog-A入门教材

IC.Michael

回复 1# zr3030


   楼主你好 本人刚接触理想运放 想请教一下像vref、freq_unitygain、vsoft 这几个参数是什么意思呢？谢谢！

bohaiyujialing

回复 4# IC.Michael

个人理解，vref是设置opamp的输出直流点，unity_gain是运放的增益带宽积，vsoft是运放输出最高的电位与VDD的差值。

chaojoe

謝謝分享

liuzexue

回复 2# zr3030


   楼主能共享一下 你当初编写的全差分运放的veriloga程序吗？
   谢谢！

老猴子enjoy

回复 7# liuzexue

在何乐年的书上有完整的运放代码  最后一章

liuzexue

回复 8# 老猴子enjoy


    非常感谢！

wanhi

谢谢!