Insertion of Tie Cell into the design,why after Placing?

729050850 · 发表于 2013-10-11 08:41:15

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本帖最后由 729050850 于 2013-10-16 18:24 编辑

Can you suggest the advantages of inserting the tie cells into the design after placing the instances, rather than inserting them into the design during logic synthesis?

为什么通常在Placing之后插入Filler而不是在逻辑综合时加入Filler？是有什么特别的考虑吗？

chyauchyau · 发表于 2013-10-17 15:53:51

Tie high low cell需要考慮LOADING CAPACITANCE去處理, synthesis tool這個值是用估的沒辦法反映實際
所以都在APR PLACEMENT INSERT

729050850 · 发表于 2013-10-17 18:41:24

Tie high low cell需要考慮LOADING CAPACITANCE去處理, synthesis tool這個值是用估的沒辦法反映實際
所以 ...
chyauchyau 发表于 2013-10-17 15:53

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Tie high low cell只是接到电源或者地电位，Tie high low cell的Loading对时序的影响大吗？还是其它方面的考虑？

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[讨论] Insertion of Tie Cell into the design,why after Placing?

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