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问题如下:
clk_in 进来经过 延迟可调的一条delay line得到clk_delayed供内部使用。
一种做法是:
create_clock -period 5 clk_in
create_generated_clock -name clk_delayed -source clk_in [get_pins xxx/xxx/clk_delayed]
然后互相设置为false path (当然,design中有正确的同步逻辑)
另一种做法是:
create_clock -period 5 clk_in
create_clock -period 5 clk_delayed
不管三七二十一,delay line的输出一律当做独立时钟。然后后端的时候注意一下delay line拜访的位置。
一直不太清楚假如有delay line存在的情况下,整个flow应该如何介入保证timing不会误报也不会漏报,不知道有没有这方面的资料或者经验可以分享?谢谢啦 |
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