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楼主: 000shzhf

[求助] 全差分运放的verilog-A

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 楼主| 发表于 2013-9-24 09:48:17 | 显示全部楼层
回复 8# peterlin2010


    我输入100KHz的信号,输出还有有个延迟,700ns多,幅值上也有点衰减,只有在输入50KHz的时候输出才和输入一样,但是这个输入信号频率这么低,我又不能用,我应该改那里才能使输入频率高的情况下没有这个延迟,并且不衰减啊,可不可以指点一下
发表于 2013-9-27 17:56:54 | 显示全部楼层
全差分的,实际带宽只有1半
发表于 2014-5-4 07:24:36 | 显示全部楼层
好东西下来看看!
发表于 2014-5-4 11:58:41 | 显示全部楼层
学习中!!!!
发表于 2014-10-15 18:56:33 | 显示全部楼层
运放里的soft output limiting valye是什么意思?
发表于 2014-10-16 01:14:11 | 显示全部楼层
感谢楼主分享
发表于 2014-10-17 20:10:36 | 显示全部楼层
那个是模型是错的
发表于 2015-2-28 10:55:28 | 显示全部楼层
回复 17# qianliang
请问这个模型哪里错了呢?谢谢~~~
发表于 2016-3-17 10:56:03 | 显示全部楼层
LZ,这个模型怎么可以提高响应频率?
谢谢~
发表于 2016-3-17 16:25:10 | 显示全部楼层
回复 19# alieng


   我尝试改了模型中的slew-rate后效果比较明显,freq_unitygain也是关键。
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