13bit pipeline ADC只有50dB，请问如何提高？

thefifaman

回复 20# cybjut


    仿真斜坡发现，ADC的输出小于输入信号，如下图所示

我的ADC的bit分配是2+2+1+1+1+1+1+1+1+1+1，其中2.5bit MDAC用的是gainboost op，增益是125dB，带宽85MHz，PM=98度
1.5bit MDAC用的是普通的折叠共源共栅，增益是70dB，带宽100MHz，PM=78度
请问我的1.5bit MDAC的增益够不够用（特别是第三个），是不是因为增益不够导致输出码较小，从而导致SFDR只有50dB？

cybjut

回复 21# thefifaman


    从斜坡输入不太能确定是否是运放增益过低的原因。可以仿一下第一级2.5B的传输曲线（就是那种分为七段的折线），与理想的传输曲线对比，看看实际的曲线的斜率是否是4。如果是4的话运放的增益和寄生电容的影响就可以排除了。建议尝试一下。

thefifaman

回复 22# cybjut


    谢谢，确实是2.5bit MDAC没有设计好，修改之后仿真结果正常，输出和输入保持一致，如下图


修改后做了SFDR仿真，CLK选择1MHz，输入信号选择1M*5/128的差分对称正弦，采样128个点，做了DFT之后，如下图，SFDR为75dB，比修改前的64次采样多了15dB，还是偏小，是不是和采样点的数量有关系？

cybjut

回复 23# thefifaman


    SHA的SFDR有120db，整体75db，建议只将SHA和第一级串联起来，剩下的用11bit理想ADC。仿仿看是多少的SFDR，定位是第几级MDAC 出了问题。13bit的ADC至少要达到80db以上的SFDR。

thefifaman

回复 24# cybjut


    谢谢，我按照这个方法试一试。
昨天按照1024次采样，仿真得到SFDR结果如下图。在DC 0Hz处有个峰，如果剔除这个峰，那么就有95dB。

xuriver2012

看来问题解决了，恭喜

wuyanwei

恭喜啊

liuycto

看每一级的建立时间是否充分，以及仿真时仿真精度maxstep要至少小于1/100时钟周期。