13bit pipeline ADC只有50dB，请问如何提高？

xuriver2012 · 发表于 2013-9-25 08:56:34

回复 9# 雨丝

请留意楼主提供的第三张图，里面不仅仅是谐波差，噪声也差。这就是我想表达的问题。

cybjut · 发表于 2013-9-25 11:28:42

回复 7# thefifaman

你好，楼主。从电路图上看信号通路上的开关并不是采用的bootstrap类型的开关。你可以搜一下关于bootsrap的开关文献看一下。建议信号路径上的开关先用理想的开关试一下。不管怎样信号路径上的开关是需要bootstrap类型的。

cybjut · 发表于 2013-9-25 14:11:29

回复 7# thefifaman

楼主你好，你的MDAC的结构好像和一般的结构不太一样。单端四个电容的公共端应该接到运算放大器的输入端。

cybjut · 发表于 2013-9-25 14:23:59

回复 1# thefifaman

楼主能否把自己的MDAC的原理图画一下。从我的经验来看是原理图的结构有问题。

thefifaman · 发表于 2013-9-26 10:08:17

回复 12# cybjut

谢谢提醒，我第一次做ADC，在SHA里的信号采样开关用的是bootstrap，MDAC的信号采样开关用的是普通的CMOS开关，我试试您的建议，按下图所示，把所有2.5bit和1.5bit的MDAC的Cs的采样开关换成bootstrap。

未命名.bmp

我的电路图里，Cs和Cint的底板接的是运放的输入端，我把运放的位置放到旁边去了，连线用的是相同的标名，它们是连到一起的。

thefifaman · 发表于 2013-9-26 10:11:14

回复 14# cybjut

谢谢您的建议，我先把MDAC的信号采样开关换成bootstrap开关，仿真仔细检查一下MDAC的结构

Vincent_J · 发表于 2013-9-26 11:09:14

luguo,xuexiyixia

thefifaman · 发表于 2013-9-26 11:51:09

本帖最后由 thefifaman 于 2013-9-26 11:54 编辑

回复 13# cybjut

我的2.5bit MDAC结构如下图，圆圈的开关是bootstrap结构，红色时钟是CLK2，蓝色是CLK1，黄色和浅蓝色分别是CLK1pp和CLK1p，我的正弦和斜坡输入信号的仿真结果基本正常，但是SFDR还是只有50dB，请问是我的结构有问题吗？（第一图是正确的，第二个图输出有错误，没有接vcm，删不掉，）

2.5bit MDAC 结构示意图.png

thefifaman · 发表于 2013-9-26 11:56:29

回复 11# xuriver2012

请问噪声差有可能是什么原因？

cybjut · 发表于 2013-9-26 12:28:08

回复 18# thefifaman

看了楼主的MDAC的结构了。没有问题。

[求助] 13bit pipeline ADC只有50dB，请问如何提高？

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