verilog assign问题

venrobert · 发表于 2013-9-20 02:04:59

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请问一下
一般来说循序是用“<=”来产生reg
而组合电路是用“=”来做
比较好奇的是组合电路，使用“<=”，在synthesis会做出什么来呢？

orlye · 发表于 2013-9-20 08:43:07

也产生和用=一样的组合电路。
<=和=只影响仿真，从而影响前后仿一致，对综合结果没什么影响。
但一段语句里<=和=混用是不可以的，综合会报错。

xingstar · 发表于 2013-9-20 08:52:05

这种问题用DC综合对比一看就知道了。应该是一样的。

qingjj · 发表于 2013-9-20 10:10:06

二楼分析的有道理。

richyrichy · 发表于 2013-9-20 10:43:47

Answer from orlye => same as my experience

zw84611 · 发表于 2013-9-21 20:59:52

这可能导致仿真结果与实际电路不一致。不推荐。

flyelectron · 发表于 2013-9-24 12:27:39

assign就用=吧，虽然用<=不会报错，综合看起来也没什么差别，为保险起见，还是用=吧，毕竟你最终设计的是实际的电路，不是rtl代码

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