icc design_plan阶段错误

lilyzhong

大家好
design_plan阶段，读入verilog网表后执行link
出错
Info:Creating auto CEL
Error:Can not instance master 'BUF_X2_A7TULL' in FRAM view
类似这样的错出了很多
网表中有这个单元

我用的自带的tsmc的库，脚本是ARM写的，只是TLUPlus是我自己在网上随便找的tsmc的180ns下的tif文件，用grdgenxo生成的

不知道怎么回事

谢谢

lilyzhong

已解决 参考的这个
http://bbs.eetop.cn/thread-209153-1-1.html
谢谢pencher网友

lilyzhong

提供一个改名字的python脚本把
import os
dir = "your dir"
files = os.listdir(dir)
for name in files:
        try:
                pos = name.rindex("_1")
        except:
                pos = -1
               
        if pos!=-1:
                nextname = name[0:pos]
                myname = nextname+":1"
                oldname = os.path.join(dir,name)
                newname = os.path.join(dir,myname)
                print oldname
                print newname
                os.rename(oldname,newname)