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楼主: luckyhuihui666

[求助] 用banba结构做了个芯片,但是流片出来有问题,求教

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发表于 2013-9-13 05:56:17 | 显示全部楼层
回复 10# luckyhuihui666


   牛!两点回复的帖子?我是实在睡不着了,起的这么早。
发表于 2013-9-13 07:25:03 | 显示全部楼层
你按照你的测试条件仿下电路看看会不会有同样问题
发表于 2013-9-13 16:20:13 | 显示全部楼层
本帖最后由 math123 于 2013-9-13 16:34 编辑

楼主的描述已经说明了这个电路有两个偏置点
有两个可能,

1就是某些器件在接近ABS电压的时候特性有些变化,产生了简并点

看一楼电路上的管子,如果VDD升到ABS电压,承受这个电压只有那一排PMOS管,而且PMOS管的VDS远小于ABS电压。建议楼主留意下电路中那里有VGS特别大的MOS管,和那些承受电压接近ABS电压的器件


2 电路特性的变化,产生了简并点,例如楼上所说的启动电路,用上了VGS=VDD的倒比管做电阻等等。

VREF高20%,表明偏置电流大了20%。这个电路的其中两种启动方式一是将Va电压上拉,一是将pbias往下拉,无论是那种,都是最终将偏置电流变大的,觉得可以考虑改下启动电路的偏置,使得启动电路更容易关断,这样,有可能使得启动电路正常关闭的同时,更加偏离那个简并点
 楼主| 发表于 2013-9-14 00:21:19 | 显示全部楼层
回复 11# jiang_shuguo


    压力太大,睡不着啊。哈哈……其实不是的,我现在是美国时间。您有什么思路吗?
 楼主| 发表于 2013-9-14 00:22:52 | 显示全部楼层




    仿真在超过ABS+1V之后,低温-40时,看到里边提供的bias电流开始震荡,导致ref偏高了100%,但是不知道这个结果是否可信。
 楼主| 发表于 2013-9-14 00:26:58 | 显示全部楼层
回复 13# math123


    谢谢。现在做了个仿真,在vdd达到(ABS+1)V,t=-40,可以仿真到运放不稳定,会震荡,导致ref高了100%,但是不知道这个结果是否可信。至于你说的启动电路。我probe扎到启动的关键接点,直接将start-up电路关掉,发现问题依然存在。
发表于 2013-9-14 04:15:31 | 显示全部楼层
应该还是启动电路的问题,这个结构启动电路不好弄,有风险
发表于 2013-9-14 06:19:55 | 显示全部楼层
本帖最后由 math123 于 2013-9-14 06:31 编辑


回复  math123


    谢谢。现在做了个仿真,在vdd达到(ABS+1)V,t=-40,可以仿真到运放不稳定,会震 ...
luckyhuihui666 发表于 2013-9-14 00:26




在PMOS电流镜和运放都正常的情况下,运放电压两边相等,理论上输出电压就被确定了。

这个芯片能直接精确测出uA级别的电流变化吗? 例如先测初始功耗,再测异常情况下的功耗(要考虑PMOS电流镜的电流+20%),

将这个功耗差减去PMOS电流镜20%的增加量,看是否会有电流过大或变小的情况。

可能运放工作不正常,导致输入两端的电压不一致。可以仿真下运放偏置电流过大或过小的情况,看输出会否升高。

运放的偏置电流源是拉扎维书上两PMOS,两NMOS+电阻的结构?

最后想问下是模拟工艺还是mix singal工艺啊,是线宽很小例如65nm的工艺吗?
发表于 2013-9-14 08:53:30 | 显示全部楼层


仿真在超过ABS+1V之后,低温-40时,看到里边提供的bias电流开始震荡,导致ref偏高了100%,但是不 ...
luckyhuihui666 发表于 2013-9-14 00:22



bias电流开始震荡 ==>  pbias to VDD 加一顆 5p ~ 10p 的電容。

start-up 可能有些問題,你方便從公司用手畫電路再貼上來嗎?
 楼主| 发表于 2013-9-14 09:51:01 | 显示全部楼层
回复 18# math123


    静态电流大概从100u增大到了140u。现在正在等待新的芯片probe。我做的是.35工艺的。
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