wpe效应的一个疑问？

fuyibin

回复 9# cyl
   
关于layout，我觉得基础知识就那些，很多书里都有介绍
但是还是需要自己去画，总结出自己理解和经验，形成自己的layout风格。
btw： foundry 的design rule 还是非常有用的，读上几遍都不未过
layout 如果当工作对待，完成任务，drc /lvs clean 那是很easy 的，但是要做好还是要靠天赋的，就像画画音乐，有人可以做的很漂亮，有人就很ugly

jamesccp

   

现在都是双井工艺，PMOS sit in nwell, NMOS sit in pwell，
但是通常来说大家不画 pwell，用nw ...
fuyibin 发表于 2013-8-28 17:54

                               
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    高阶工艺，wafer的浓度和缺陷都不合适了，会重新生长pwell

fuyibin

   

高阶工艺，wafer的浓度和缺陷都不合适了，会重新生长pwell
jamesccp 发表于 2013-8-29 16:51

                               
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跟缺陷应该关系不大，做implant 尤其是高能离子注入会产生大量缺陷，做退火annealing让晶格重新排列
做dual well 主要还是衬底浓度的原因，尺寸越小越先进的工艺，器件衬底浓度越高来保持vth

tera

wpe效应好像会影响到calibre后提取参数，后导致后仿真不正确

cirand

nmos 距离nwell也会有影响。

lvbenqiang123

回复 15# cirand


   您是指的做在Deep Nwell 里的nmos吗？最近做后仿发现，current mirror 电流不同，去看管子参数，发现sca scb scc 差别很大 不在一个数量级。这就是wpe效应吧?
那如何在DNW的管子里避免呢？ 怎么画？

谢谢回复！

jason_zhuzhu

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我是白小白

   

ygchen2 发表于 2013-8-28 21:43
对工艺的了解不够应该是主要原因。。。

请问该怎么提升对工艺的了解呢？有没有好的书籍或者资料?除了工艺流程之外好像并没有看到别的关于工艺的讲解。

acging

   

我是白小白 发表于 2020-12-30 09:41
请问该怎么提升对工艺的了解呢？有没有好的书籍或者资料?除了工艺流程之外好像并没有看到别的关于工艺的 ...

工艺的design rule里面一般都有讲的，会告诉你wpe跟什么有关，怎么去减小wpe。
有条件的可以改变layout，看看后仿寄生参数变化，加深理解。

我是白小白

   

acging 发表于 2020-12-30 10:23
工艺的design rule里面一般都有讲的，会告诉你wpe跟什么有关，怎么去减小wpe。
有条件的可以改变layout， ...

从没遇到过设计规则里面有讲解wpe，看了一些文章大概知道wpe是个什么东东。但是我的问题是关于如何提升对工艺的了解，design rule一般讲的是这一个工艺下的设计规则和一些注意事项而已。