设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › FPGA_verilog如何写代码减少逻辑单元使用数量 ...
返回列表 发新帖
查看: 1529|回复: 2

[资料] FPGA_verilog如何写代码减少逻辑单元使用数量

[复制链接]
永吉
发表于 2013-8-21 15:49:52 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
FPGA_verilog如何写代码减少逻辑单元使用数量.pdf (414.97 KB, 下载次数: 55 )
非常好的一些编程心得。
如何

相关帖子
回复

举报

小刀杀猪
发表于 2013-8-21 16:55:34 | 显示全部楼层
感谢楼主，下来学习一下
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

781349304
发表于 2013-8-21 21:51:22 | 显示全部楼层
看下，谢楼主
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-9 04:04 , Processed in 0.018232 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表