怪事！verilog编写的fft程序编译结果无资源消耗

janstina · 发表于 2013-8-15 21:09:29

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我编写的fft程序里用到了浮点乘法器加法器，寄存器很多，编译结果却是没有资源消耗，这是咋回事呀？求专家指导！

janstina · 发表于 2013-8-15 21:13:09

回复 1# janstina

在modelsim里仿真过了，只是没有进行优化，在工程里加了几个实现串口通信的文件，编译结果只有串口的那部分资源消耗2%

nicefun · 发表于 2013-8-15 21:33:12

会不会是顶层指定错了？

janstina · 发表于 2013-8-15 22:11:52

顶层文件是串口和fft结合的文件，没有指错

starsoi · 发表于 2013-8-16 04:00:12

fft的输入输出接到了哪里

janstina · 发表于 2013-8-16 08:00:48

本帖最后由 janstina 于 2013-8-16 08:02 编辑

回复 5# starsoi

fft的输入是外接AD模块的输出，fft输出没有接，这个应该没关系吧？

janstina · 发表于 2013-8-16 08:03:42

回复 5# starsoi

fft的输入是外接AD模块的输出，fft输出没有接，这个应该没关系吧？

gygyg · 发表于 2013-8-16 08:16:13

没有输出，当然会被优化掉了

falloutmx · 发表于 2013-8-16 14:02:55

没接输出当然会被优化

janstina · 发表于 2013-8-16 16:05:11

嗯，知道了。谢谢！

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