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查看: 3973|回复: 11

[求助] 一个关于XinlinxFPGA开发的问题

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发表于 2013-8-7 15:50:05 | 显示全部楼层 |阅读模式

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我现在正在做一个设计,这个设计包含两个模块A和B,中间靠一个存储器来传递数据。用ISE对这个设计进行前仿和后仿功能都没有问题,并且,用EDK进行开发的时候两个模块A和B单独进行实现也都是对的,但是当把这两个模块组合到一起进行实现的时候功能就出错了,有哪位有经验的开发者能帮我想一想可能出现了什么问题,感激不尽!!!
发表于 2013-8-7 22:14:19 | 显示全部楼层
速率不匹配?还是时序出问题?
发表于 2013-8-9 10:08:11 | 显示全部楼层
RAM控制可能没做好,尤其是地址判断在两个不同时钟域的话。
想简单换FIFO试试
发表于 2013-8-9 12:00:02 | 显示全部楼层
估计还是clock的问题,关键路径延时过高。fpga不能搞很高的主频。
发表于 2013-8-21 17:06:46 | 显示全部楼层
把两个模块合一起后,布局布线肯定会有变化,如果时序要求比较严格,就很容易出问题了
 楼主| 发表于 2013-9-4 09:31:59 | 显示全部楼层
回复 2# shiyinjita


两个模块使用的时钟是相同的,而且时钟频率已经降到20M了……两个模块单独跑都可以到100M的……是否是ISE和EDK综合工具的综合机制不一样啊?
 楼主| 发表于 2013-9-4 09:39:30 | 显示全部楼层
回复 3# eaglelsb


    两个模块所用的是相同的时钟。我的老师也说可能是RAM接口没有做好,可是接口的连接逻辑并不复杂,只是简单的二选一……会不会两个模块连接在一起后对综合的结果产生了影响?谢谢~
 楼主| 发表于 2013-9-4 09:42:44 | 显示全部楼层
回复 4# xgdliujie


    谢谢您的回复,两个模块单独都可以跑到100M的频率,连到一起后把主频降到20M也不行,有什么方法能查找关键路径吗?我是初学者,还不会看EDK的综合报告……谢谢~
 楼主| 发表于 2013-9-4 09:49:46 | 显示全部楼层
回复 5# vivzzm131


   谢谢您的回复,请问有什么方法能使设计满足时序要求,是更改约束还是修改代码?
发表于 2013-9-8 12:50:49 | 显示全部楼层
上板子阶段?两个模块的接口信号接到chipscope上看两个模块交互到底错在那块。
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