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查看: 4027|回复: 4

[求助] 反向时,芯片网表与反向电路网表对比

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发表于 2013-8-6 10:03:11 | 显示全部楼层 |阅读模式

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反向时,会在芯片照片上,画出网络连接关系,称之为“netlist1”(包含器件参数)。在cadence——schmetic中,反向提出的电路,称之为“netlist2”(包含器件参数)。
由于两者可能存在错误,我一般都会把“netlist1”,输出为verilog网表,在导入cadence里面生成器件连接关系,称之为“netlist3”(没有参数)。
然后,再把netlist2和netlist3,做个sls。就可以看看不一样的地方。

问题是,netlist3,没有器件的参数,不能对比W,L等。
所以,我想问一下,有没有什么办法能对比器件参数?
发表于 2013-8-6 11:58:19 | 显示全部楼层
回复 1# sodede


    你在学校里做还是公司?
发表于 2013-8-6 14:25:34 | 显示全部楼层
用圣景的chipsmith让两个人分别提取两遍,然后导入cadence。做 svs,清除不一样的地方。如果还有两个人共同的错误,那只能整理电路的时候靠自己的电路阅历来识别错误了。
 楼主| 发表于 2013-8-7 09:33:32 | 显示全部楼层
回复 2# kwankwaner


   公司,大侠,言归正传,怎么对比参数?我导入cadence的器件没有参数?
发表于 2013-8-7 10:17:35 | 显示全部楼层
回复 4# sodede


    我可不懂,我只是想找人做反向。。。
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