MC生成的存储单元怎么进行时序仿真

无乐不作 · 发表于 2013-8-4 20:31:02

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我用MC 生成的ROM或者RAM模块，为什么对它进行setup和hold时序仿真的时候，明明不满足setup和hold时序要求，但还是能正确读出里面的数据，比如地址端的建立时间为0.2~0.4ns，但是我用VCS仿真时，在0.2ns以内改变，数据输出端仍能正确读出数据，这是为什么啊，请教各位高手对于MC生成的存储单元怎么进行时序仿真呢

sjtusonic · 发表于 2013-8-5 08:17:16

回复 1# 无乐不作

你调用的MC生成的哪个文件进行仿真？

无乐不作 · 发表于 2013-8-6 17:04:43

回复 2# sjtusonic

verilog文件啊，是这个吗

sjtusonic · 发表于 2013-8-6 17:47:47

回复 3# 无乐不作

verilog里面有specify语句吗？就是做时序检查的那种

ic小顽童 · 发表于 2013-8-7 10:22:30

时序仿真是神马新名词啊？

slowlysmile · 发表于 2013-8-7 10:57:38

回复 4# sjtusonic

有SPECIFY语句的

sjtusonic · 发表于 2013-8-7 13:17:34

回复 6# slowlysmile

读sdf了吧？
仿真时加nospecify，notimingcheck之类的参数了吗？不应该加

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