CMOS Schmitt Trigger电路防止Latch up的两个MOS的理解

729050850 · 发表于 2013-8-3 19:55:54

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本帖最后由 729050850 于 2013-8-3 20:07 编辑

听同事说M6、M7的接法可以防止Latch up，哪位大侠帮解释一下M6、M7的接法可以防止Latch up的原理？

shaq · 发表于 2013-8-4 14:52:45

功用跟這篇專利的 Resistor 雷同。

http://www.google.com/patents/US20070052465

729050850 · 发表于 2013-8-4 20:06:41

本帖最后由 729050850 于 2013-8-4 21:31 编辑

未命名1.PNG

不错的文档，文中只是说接110 或者120欧姆的电阻，可以防止ESD,并没解释可以防止ESD的原理

继续等大侠们解惑

semico_ljj · 发表于 2013-8-4 21:59:20

这个需要纵向剖面图来解释了

彼得.仲 · 发表于 2013-8-4 22:56:01

上图的P1、P3对VIN和VSS来说是低阻通路；同样的N2、N3对VIN和VSS来说也是低阻通路。比如说打VDD对VSS的ESD时，P1、P3或者N2、N3可能导通从而泄放ESD能量，这是不希望看到的。我刚工作那会，公司强调过这个，之前有芯片SCHMITT出了问题

ralphtwtw · 发表于 2017-3-7 10:34:07

learning !!!

i0977454522 · 发表于 2018-8-22 14:57:55

learning !!!
learning !!!

wsmhaha · 发表于 2020-6-3 20:35:40

学习了，谢谢

lidequan · 发表于 2020-6-4 10:21:17

专利看不着了

birdhappy · 发表于 2020-7-12 23:57:33

thanks

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[讨论] CMOS Schmitt Trigger电路防止Latch up的两个MOS的理解