|
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
如题,我生成了文件
,其中PLL_inst.v为我自己写的testbench,利用modelsim仿真,
,仿真结果如图
仿真结果
,testbench:
- `timescale 1 ps/ 1 ps
- module PLL_vlg_tst();
- // constants
- // general purpose registers
- reg eachvec;
- // test vector input registers
- reg areset;
- reg inclk0;
- reg pllena;
- // wires
- wire c0;
- wire locked;
- // assign statements (if any)
- PLL i1 (
- // port map - connection between master ports and signals/registers
- .areset(areset),
- .c0(c0),
- .inclk0(inclk0),
- .locked(locked),
- .pllena(pllena)
- );
- always #10 inclk0=~inclk0;
- initial
- begin
- inclk0 =0;
- areset = 1'b1;
- pllena = 1'b0;
- #30 areset = 0;
- #30 areset = 1;
- #50 pllena = 1;
- end
- endmodule
复制代码 |
|