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查看: 2922|回复: 5

[求助] 利用modelsim仿真MegaWizard_Plug-in调用的pll IP核时钟无法实现

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发表于 2013-7-23 15:13:26 | 显示全部楼层 |阅读模式

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如题,我生成了文件 1.jpg ,其中PLL_inst.v为我自己写的testbench,利用modelsim仿真, 2.jpg ,仿真结果如图

仿真结果

仿真结果
,testbench:




  1. `timescale 1 ps/ 1 ps
  2. module PLL_vlg_tst();
  3. // constants
  4. // general purpose registers
  5. reg eachvec;
  6. // test vector input registers
  7. reg areset;
  8. reg inclk0;
  9. reg pllena;
  10. // wires
  11. wire c0;
  12. wire locked;

  13. // assign statements (if any)
  14. PLL i1 (
  15. // port map - connection between master ports and signals/registers
  16. .areset(areset),
  17. .c0(c0),
  18. .inclk0(inclk0),
  19. .locked(locked),
  20. .pllena(pllena)
  21. );
  22. always #10 inclk0=~inclk0;
  23. initial
  24. begin
  25. inclk0 =0;
  26. areset = 1'b1;
  27. pllena = 1'b0;
  28. #30 areset = 0;
  29. #30 areset = 1;
  30. #50 pllena = 1;
  31. end

  32. endmodule


复制代码
 楼主| 发表于 2013-7-23 15:14:15 | 显示全部楼层
C0没看到时钟啊
发表于 2013-7-23 15:31:34 | 显示全部楼层
本帖最后由 element5 于 2013-7-23 15:34 编辑

我用modelsim仿真fifo,pll的时候,都要将  altera_mf.v    220model.v库文件添加到Library file 的搜索目录下,如这样:
-v  D:\Verilog_Work\Quartus_work\MegaWizard\altera_mf.v
-v  D:\Verilog_Work\Quartus_work\MegaWizard\220model.v

在Compile菜单下的Compile Option下,有VHDL和Verilog两个页,我钟意Verilog。
发表于 2013-7-23 16:53:22 | 显示全部楼层
对,楼上有理,上面两个文件为其仿真库文件
 楼主| 发表于 2013-7-24 16:24:28 | 显示全部楼层

生成文件列表

生成文件列表

锁相环仿真结果

锁相环仿真结果

modelsim library列表

modelsim library列表
回复 3# element5



    我按照您的建议,进行了仿真,也就是把altera_mf 和220model.v仿真库文件加入了列表,但是仿真结果依旧不成功。求助
发表于 2014-11-23 19:16:43 | 显示全部楼层
现在您的问题解决了吗
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