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[求助] 0.35下综合成功的sdc和.v,换成0.18为什么就有问题呢?

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发表于 2013-7-23 13:55:31 | 显示全部楼层 |阅读模式

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菜鸟又遇到新问题了,help!
1、同样的代码和约束文件,在0.35工艺下进行DC综合,max_timing中路径的slack>0。
换成0.18工艺,综合后max_timing中有好多路径的slack都<0。为什么?
2、0.18工艺下,只将约束中的时钟频率降低,综合出来的max_timing中路径的slack>0。为什么?不是尺寸越小,频率可以越高吗?
发表于 2013-7-23 14:20:21 | 显示全部楼层
首先你得分析库是不是在同一个corner下,如果是,
是不是wire load定义不同,不妨都用zero wire load综合,然后再分析相同路径上cell/net delay,结合的lib文件中的timing table。相信不是什么难得问题。
理论上是工艺越先进,综合后获得的频率越高。
另外我估计你的设计不是很复杂,为什么选择max_delay做约束呢?端口部分?完全可以用其他的方式定义约束,max_delay的设定会在CTS前后,不同corner下数值差别蛮大的。
 楼主| 发表于 2013-7-23 15:58:53 | 显示全部楼层
怎么看0.35和0.18的库是否在同一个corner下?
wire load的定义在哪里说明?
lib文件中的timing table是什么?在哪里能找到?
综合的不是端口。
除了max_delay,还可以用什么方式来定义约束?
 楼主| 发表于 2013-7-24 08:59:54 | 显示全部楼层
高手们都出来呀
发表于 2013-7-24 10:21:13 | 显示全部楼层
如下说明:)


怎么看0.35和0.18的库是否在同一个corner下?
--> operation condition
wire load的定义在哪里说明?
--> wire load model name
lib文件中的timing table是什 ...
--> 2d 7x7(or 5x5) array
综合的不是端口。
除了max_delay,还可以用什么方式来定义约束?
create clock, create generated clock 自动定义path group

建议你从最简单的开始看。论坛上应该能够找到DC的培训,里面有定义
hongcai86 发表于 2013-7-23 15:58

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