current design is not defined

zjt412 · 发表于 2013-7-17 14:17:22

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请问我在用ICC建完库，然后倒入综合后的网表时为什么总是出现current design is not defined？？current design怎么定义？

18482100828 · 发表于 2016-5-16 16:20:21

遇到同样的问题，请问你是怎么解决的？

tutu1992 · 发表于 2018-4-25 11:30:27

同问，但是怎么没人回答一下啊？

yxj0512 · 发表于 2020-11-23 13:02:24

help 同问

jinjiahao · 发表于 2021-1-4 00:28:06

help 同问，有大佬回答一下吗

yn1315247123 · 发表于 2021-6-25 11:47:54

好像是说这个不影响，是哪个命令的符号问题，不影响后续操作。。。

yangsenlin1115 · 发表于 2021-6-25 15:02:10

man 一下read_verilog这个命令，读入网表的时候应该是要-top指定design名字的

eeJunDa · 发表于 2023-1-4 16:10:45

我也遇到了，后面发现是自己导网表时name 打错了，没有对应到网表top name

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