静态时序分析失败

chinahhucai · 发表于 2013-7-13 16:26:28

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请教一个问题：约100M的时钟，有几个异步fifo总是不过，资源使用率很低，但是静态时序分析总过不了，请问这个是什么原因引起的呢？

snq31418 · 发表于 2013-7-13 16:30:33

异步fifo设置false path没有？？

gygyg · 发表于 2013-7-13 16:45:29

考虑一下同步设计？

wxwxw · 发表于 2013-7-14 09:04:01

至少贴个大概的code才可以分析啊，

chinahhucai · 发表于 2013-7-14 10:00:41

所设计的电路存在异步的问题，所以用的异步fifo做的同步，但是总报错，采用ISE综合的
，我把这个异步FIFO的输入输出都用寄存器存了好几拍也错，电路中好几个异步FIFO 的。

wide_road · 发表于 2013-7-15 09:48:33

考虑一下约束是否适当，看看静态时序分析报告。

neoitachi · 发表于 2013-7-15 12:09:03

存在异步操作，你就把他设成false_path吧，因为FIFO已经对这种异步电路做处理了。

hiloco · 发表于 2013-7-15 23:16:59

自己写的异步fifo？用core呗

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