scan pattern仿真波形与ate基台测试波形不一致

Syn2012 · 发表于 2013-7-8 23:52:23

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最近一个项目的dft生成的stuck at pattern的时序仿真(带sdf的时序仿真)ok！但是在实际芯片测试时测试出芯片上有pattern仿真出问题？通过对比tester抓出的输出端口波形与仿真生成的vcd波形对比，确实发现tester与vcd不一致，请问有哪些原因会造成这种测试不通过。如何去定位芯片测试时出现的这种错误。注:现在使用的是tetramax工具生成的pattern，不知道是否有diagnose工具可以去debug？
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