芯片ALL CUT 带来ESD问题

fsea · 发表于 2013-6-26 08:56:56

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在芯片中，有时会将不同的电源域之间的电源地用ALL CUT隔开，即POWER全断开，GROUND之间用背靠背二极管隔开。如果ALL CUT过多，芯片ESD会出现问题。
请教大虾，这样的设计对芯片ESD会带来什么样的问题呢？
在封装前和封装后分开会有什么样的不同问题？
封装后ESD测试失效，请问失效的可能原因会是什么呢？

catboyzw · 发表于 2013-6-28 17:13:56

来学习的

jian1712 · 发表于 2013-6-30 11:53:27

发个ESD的电路图看看，ESD测试遇到了什么问题？

zhukh · 发表于 2013-7-2 11:12:50

通常是为了防止不同的电源域之间的相互干扰，会把不同域之间的电源之间隔开。这样做对于ESD当然是不利，ESD的泄路径少了，路径也长了。一般只有在设计的时候估计/考虑到ESD泄放最远路径的组合去避免。

sunjimmy · 发表于 2013-7-2 23:21:45

用ESD BUS把不同PWR/GND domain 的diode跨壓固定在2個diode.

fsea · 发表于 2013-7-4 10:09:02

全芯片ESD示意

全芯片ESD电路示意图。

在ESD测试中，CORE_PLL_AVDD与VDDE1V8互打时，PLL_AVDD会出问题。
在+/-500V时，PLL_AVDD漏电较大50mA，但芯片工作正常。
在+/-1000V时，PLL_AVDD漏电更大，芯片不能正常工作，但有的芯片对PLL_AVDD加压后，能正常工作。

sunjimmy · 发表于 2013-7-6 10:08:50

那種process? 0.153u/0.11u/85nm/65nm/55nm/40nm ... ??
有去照 EMMI 看何處漏電嗎?
可能是內部電路被打壞!

fsea · 发表于 2013-7-9 08:47:26

芯片厚度有几百微米，能看透吗？65nm工艺。

kelsey_se · 发表于 2013-7-9 08:50:13

来学习的！

jian1712 · 发表于 2013-7-9 12:47:59

回复 6# fsea

Die size?
AVDD TO AGND可否通过 ESD测试
FA找坏点，EMMI/光学显微镜查看芯片表面/SEM
分析失效原因
给出解决方案

失效机制可能如下：
ESD bus电阻太大，从PLL_AVDD 到VDDE1V8泻放电流，要经过 PAD PLL_AVDD->CLAMP->AGND BUS->双向DIODE->GNDE BUS->CLAMP->VDDE1V8 PADD, 这里应该会看到很大的电阻，导致PAD PLL_AVDD电压升高

拙见而已，谢谢。

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