在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: 龙溪小泮

[讨论] 后端面试题工艺方面的

[复制链接]
发表于 2013-8-8 23:16:40 | 显示全部楼层
大致有下面几类
1)layer的层数,厚度的不同,对route的限制越来越多,20nm后,出现double patten
2)cell的种类增多,各种Vt,track,channel length,从40nm以后,有温度翻转的现象,16nm用到了finFET 技术
3)做后端时,max transition,length,fanout,cap;OCV,derating,xtalk,EM,IRdrop,shielding的要求变得严格。signoff corner越来越多
发表于 2013-8-9 14:42:15 | 显示全部楼层
学习了 感谢版主!
发表于 2013-9-24 16:45:23 | 显示全部楼层
这个问题包含很多内容, 有些知道的可能都没想到,一下说不全
发表于 2013-9-25 10:36:45 | 显示全部楼层
期待答案
发表于 2013-10-12 14:02:56 | 显示全部楼层
感谢版主的回答!
发表于 2016-6-20 20:40:51 | 显示全部楼层
马克,以防以后被问到类似的问题!!!!!!!!!!!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-20 03:02 , Processed in 0.031000 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表