输出信号作为本模块的时钟信号

缓慢 · 发表于 2013-6-18 23:19:22

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halsynth: *W,CLKOUT (./clk_divide.v,45|0): In module/design-unit 'clk_divide', for flip-flop 'fclk_divide_8', clock signal 'fclk_divide_4' is used as output.

always @(posedge fclk_divide_4 or negedge RSTB_sync)

output fclk_divide_4
都是在一个module，这会有问题吗？

yadog · 发表于 2013-6-19 09:01:14

是分频产生时钟的意思吧

这种没有问题

LZ碰到什么问题了？

缓慢 · 发表于 2013-6-19 10:22:34

嗯，分频产生时钟，先输出4倍分频，再利用这个输出，做8倍分频，那这个warning可以忽略掉了？

[讨论] 输出信号作为本模块的时钟信号

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