求解关于一道笔试题，用Verilog编一个接口转换电路

成长中的原始人

module memi(da,wra_n,clka,clkb,rst_n,wrb,db);
        input da,wra_n,clka,clkb,rst_n;
        output wrb;
        output[7:0] db;

        reg wra_r;
        reg[7:0] db;
        reg[7:0] data;
        reg wrb;

always@(posedge clka or negedge rst_n)
        if(!rst_n)
                data<=8'd0;
        else
                if (wra_n)
                        data<={data[6:0],da};
                else
                        data<=data;


always@(posedge clkb)begin
        wra_r<=wra_n;
        if(wra_r == 1'd0 && wra_n == 1'd1)begin
                db<=data;
                wrb<=1;
        end
        else begin
                db<=8'dx;
                wrb<=0;
        end
end
endmodule