求解关于一道笔试题，用Verilog编一个接口转换电路

davidchen1987

从快时钟域到慢时钟域用结绳法如何？

梦中巴士

这不是全志科技的笔试题吗

木子田雨

学习了

6100308094

看看，很不错，正在做这道题目

everhappy

gjb649666926 代码是合理的
多位数据跨时钟域交互的时候，必须如前面版主说的，用握手信号。寄存器打2拍只适用于单路信号。

myCollins

学习了啊

hitshiyun

这是一个串到并的转换电路,并且是异步时钟,由于写方连续写8b的间隔足够大,所以比较简单.

goswami

出题人很有意思, 说clka频率只有clkb的一半， 画图却是 clka频率是clkb的两倍， 这是什么情况？

这个题目中“输出数据” 只要通过wra_n来锁定移位寄存器实现就好了， 不用再去同步，真的没必要， 因为给出 数据输出标志有效时， 数据肯定是稳定的， 同步没用
这道题目实际就是 要求通过同步wra_n上沿产生一个clkb时钟域的数据有效标志就好了，搞复杂了真没必要

goswami

module top
        (
                input clka,clkb,rst_n,wra_n,da,
                output wrb,
                output [7:0]db
        );

        reg [7:0] da_p;
        always@(posedge clka or negedge rst_n)
                if(!rst_n)
                   da_p <= 8'h00;
                else if (!wra_n)
                   da_p <= {da_p[6:0], da};
       
        reg                wra_r1,wra_r2,wra_r3;
        always@(posedge clkb or negedge rst_n)
                if(!rst_n)
                        {wra_r1,wra_r2,wra_r3} <= 3'b000;
                else
                        {wra_r1,wra_r2,wra_r3} <= {~wra_n,wra_r1,wra_r2};

        assign db = da_p;
        assign wrb = ~wra_r2 & wra_r3;                 //两级寄存器用来去除亚稳态
endmodule

fkl523

感觉9楼的是对的，略微改动后，已通过前仿真