求用过TSMC65GP工艺的大侠进来看看

自学成菜 · 发表于 2013-6-18 12:29:57

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最近在用TSMC65GP工艺做一些模拟电路，第一次用该工艺遇到些问题：

1. 我用icfb画线路调用的PDK库 pch25od33, 管子上面的仿真调用模型却是pch_33, 而仿真模型文件xxx.scs里面有pch25od33和pch_33两种模型定义，我在想会不会是厂家提供的PDK弄错了？还是管子pch25od33调用的仿真模型是否确实是pch_33，而不是与管子名字相同的pch25od33模型？

2.
Laker的该工艺下技术文件有“PMOS_3.3V”、“PMOS_2.5V”等器件，我想知道的是线路PDK中的管子pch25od33对应的版图是“PMOS_3.3V”还是“PMOS_2.5V”？

有人用过该工艺吗？

mabas.masood · 发表于 2013-6-18 13:59:44

please upload this PDK

andy2000a · 发表于 2013-6-19 05:57:33

本帖最后由 andy2000a 于 2013-6-19 05:59 编辑

回复 2# mabas.masood

問一下 pch25od33 ..到底是 2.5v  or 3.3v ?
還是是 gate 2.5v
mos d/s  3.3v ?
TSMC65GP
65nm low volt 看到為何 L=0.45

剛google find

TSMC's 65nm logic family includes General Purpose (GP), Low Power (LP), Ultra-Low Power (ULP) and LPG options. Each process supports low, standard, and high Vt options. Operating voltages range from 0.9V to 1.26V. I/O voltages include 1.8V, 2.5V and 3.3V (5V tolerant). Raw gate density is around 854 Kgate/mm2, based on TSMC's standard cell library. SRAM cells range from 0.499μm2 (6T) to 1.158μm2 (8T).

The 65nm process provides a combination of General Purpose (G) and Low Power (LP) core transistors together with a 2.5V I/O transistor as a Triple Gate Oxide (LPG) process for optimizing speed, power, and leakage for wireless/consumer applications.

好像是 od => overdrive 只有 io 使用  , 應該說是能耐 3.3V

自学成菜 · 发表于 2013-6-20 08:09:05

回复 2# mabas.masood

不好意思，PDK在公司服务器，没权限上传

自学成菜 · 发表于 2013-6-20 08:16:21

回复 3# andy2000a

谢谢您提供的有用信息，pch25od33是2.5V overdrive到3.3V，我设计的模拟模块需要在3.3V下工作，PDK下线路model映射到Laker版图器件的map文件也没有，所以不知道线路PDK中的管子pch25od33对应的版图是“PMOS_3.3V”还是“PMOS_2.5V”？

自学成菜 · 发表于 2013-6-20 13:24:23

已解决，谢谢各位！

自学成菜 · 发表于 2013-6-20 13:30:27

回复 3# andy2000a

库里面IO用的管子是25od33, 可以耐3.3V，那么我理所当然就可以推出来，如果片内模拟模块需要耐3.3V，也可以用该类型的管子了，对吧，兄弟

andy2000a · 发表于 2013-6-20 20:28:21

沒用到  65nm ..
但一般來說 core 1.8v  io 3.3v ..
for analog design 一般是 3.3 v .
但是 device 要耐壓高些一定會rule 變大  oxide 變厚,
2.5V 會比3.3v小 , 但多數 io 都是3.3v .

vgs 一般是看 oxide ..夠厚就能耐壓 3.3v . 但是有類 io 是
gate 低壓 ,但 drain 3.3v .

其實高壓 bcd process 也有類似做好就是 Vth => 5v , 但 drain 拉大就耐壓
變高從 30v -> 40c -> 50v -> 60 -> 80v ..

soc design io 如果是幾百 pin , 每個io 都大一點
就很恐怖 ..聽說 LCD driver  1000 pin
  layout 一端長是 > 14000um

贤宇 · 发表于 2015-3-20 10:26:04

回复 3# andy2000a
您好，我最近也在用TSMC65nm工艺做模拟，新手第一次接触，请问这个参数说明是在什么路径，我们服务器上有PDKdoc.pdf文件说明，谢谢了！

andy2000a · 发表于 2015-3-20 10:54:11

no use this process yet

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