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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › VCO和PLL的相位噪声问题
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查看: 4812|回复: 5

[求助] VCO和PLL的相位噪声问题

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luckyhunter
发表于 2013-5-26 23:09:42 | 显示全部楼层 |阅读模式

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最近测试一个接收机中的VCO和PLL，其1MHz频偏处的相位噪声测试值与设计值差别较大，仿真值能到-125dBc/Hz，但测试值只能到-100dBcM/Hz左右，且更大频偏处的相位噪声也不再改善，均为-100dBc/Hz左右。VCO和PLL（环路带宽为100kHz）的测试情况比较类似，且PLL的带内相位噪声与仿真值差别很小（3个dB以内）。这是不是说明电路的噪底比较差？或者我的测试端口幅度太小（约-42dBm）？有碰到类似情况的朋友吗？
PLL, 相位噪声

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czq1419
发表于 2013-5-29 16:53:57 | 显示全部楼层
之前我碰到过带外相位噪声不衰减的情况，后来发现是测试仪器的问题，让人来修的，请确认下这个
顺便问下PLL的相位噪声你是怎么仿真的，用什么软件，建模然后把所有模块加起来？
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kechaoli
发表于 2013-6-4 10:56:39 | 显示全部楼层


之前我碰到过带外相位噪声不衰减的情况，后来发现是测试仪器的问题，让人来修的，请确认下这个
顺便问下PL ...
czq1419 发表于 2013-5-29 16:53

                               
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1.jpg ，这是我环振的一个曲线图，如何看出我的性能的好坏？这个图该如何看呢？谢谢了
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jmwang
发表于 2013-8-14 15:03:22 | 显示全部楼层
您好，我想问一下，你的振荡中心频率是多少？
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stevenrgpeng
发表于 2013-8-14 15:52:04 | 显示全部楼层
-42dBm，幅度太小了吧？我测试的时候感觉幅度这么小的话测相噪没意义，恶化的非常明显。先想办法把输出幅度增大再说吧。
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一夜奈良山
发表于 2023-4-18 15:46:50 | 显示全部楼层
我碰到了和您一样的问题，请问您的问题是如何解决的呢？
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