关于虚假的时序违例问题

liuada001 · 发表于 2013-5-21 10:25:10

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看帖的时候，经常看到有人说，这个timing violation是虚假的，不用修。只需要做一些什么设定就OK了。不是很理解究竟什么是虚假的timing violation。以及如何设定来忽略虚假的时序违例。
虚心求教~

gubo1 · 发表于 2013-5-21 19:34:18

比如原本是false path的路径。比如本该是multicycle的路径。

liuada001 · 发表于 2013-5-21 22:59:42

回复 2# gubo1

出了这两者还有其他的吗？
看看这个帖子里的违例，为什么是虚假违例？
http://bbs.eetop.cn/viewthread.php?tid=302325&highlight=%BA%F3%B6%CB%C3%E6%CA%D4%2B%C3%BF%C8%D5%D2%BB%CC%E2%2B61

Alicezw · 发表于 2013-5-22 09:27:12

顶一下！如何分析某条路径的时序违规是否合理？
求指点！

xieqq · 发表于 2013-5-22 09:49:02

回复 4# Alicezw

根据设计功能查看

jiazhuliang · 发表于 2013-5-22 22:43:21

虚假路径在芯片运行中不可能存在选通翻转的逻辑路径。

liuada001 · 发表于 2013-5-23 00:07:16

回复 6# jiazhuliang

没看明白什么意思，能详细说明一下嘛？

Alicezw · 发表于 2013-5-23 09:06:39

回复 5# xieqq

电路设计不是前端做的吗？每次后端的时候我需要把电路熟悉一下吗？
谢谢！

xieqq · 发表于 2013-5-23 11:02:57

回复 8# Alicezw

时钟结构什么的你肯定要熟悉啊，
另外，后端要和前段密切沟通的，

[求助] 关于虚假的时序违例问题