电流舵DAC版图布局求解

luyan19930815 · 发表于 2013-5-20 09:21:29

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请教版上各位大神，DAC版图布局（电流源阵列的摆放，每个电流源分成n份什么的）Q2 Random Walk一直没明白，谁能给解释一下，谢谢了!!!

hpADC · 发表于 2013-5-20 21:42:32

Q2是Quad per Quadrant的意思，说白了就是把整个chip分成四个象限，然后把Unary current cell拆成16个，每个象限放4个。通过算法把所有的unary current cell随机编号，这样根据输入的信号将random walking似的抽取current cell连接到输出端，从而减少output voltage和输入code的相关性，从而减少harmonic distortion。但这种technique只能提升DAC的静态性能，对高频linearity没有任何帮助

mcgrady · 发表于 2013-5-20 22:18:10

回复 2# hpADC

为什么高频变差？版图走线复杂？
那要保证高频性能该如何做，？
谢谢咯

luyan19930815 · 发表于 2013-5-22 20:10:10

回复 2# hpADC

您好，非常感谢您的回复，那么现在我是做的14bit的DAC，分段方式为5+4+5.高位和中位分别需要31个和15个电流源。高位电流源是单位电流源1LSB的512倍，因此cascode管子的尺寸非常大，我看论文中有说把一个高位电流源管子分为16份，然后在再随机摆放。最后画出一张表。然后我想问的是电流源阵列被打乱后switch和latch电路的阵列顺序也打乱吗？这在版图上造成的连接障碍应该不小吧，是说大家都是这么连的，还是我的理解有误有别的方法进行规避？再次谢谢您的解答

hpADC · 发表于 2013-5-23 21:04:12

回复 3# mcgrady

Q^2 random walk从本质来说没有改变任何制程上的mismatch，而这些mismatch（包括频域的）才是影响高频线性度的主要因素。而且routing的寄生和失配更会让高频SFDR死翘翘

ps. 这种方法并不是最优的，有兴趣可以去看看static/dynamic mismatch mapping

mcgrady · 发表于 2013-5-23 21:06:34

回复 5# hpADC

谢谢！我看的q randomwalk paper的动态特性确实不好。
你说的dem有相关资料吗？

mcgrady · 发表于 2013-5-23 21:06:36

回复 5# hpADC

谢谢！我看的q randomwalk paper的动态特性确实不好。
你说的dem有相关资料吗？

hpADC · 发表于 2013-5-23 21:13:12

回复 4# luyan19930815

不知道你的采样频率是多少？如果是高速的还是别用这种技术，意义不大。建议参考DEM(Dynamic Element Matching)，只需要对高位的5bit进行shuflling即可。而且这种技术不仅广泛用于thermometer DAC，在multi-bit pipeline ADC中也很常见，业界包括ADI都有用到过这种技术。不过DEM会抬高noise floor，pipeline ADC中通过background calibration可以消除，但DAC中貌似还没有很好的办法。

vdslafe · 发表于 2013-5-23 23:36:09

真要性能好，还是做数字校正吧

quakexz · 发表于 2013-5-24 00:03:55

个人觉得比较好的方法是digital background calibration
版图的话一定要注意画对称，正负输出要对称，各个支电流的汇集路径要完全一致。刚开始做DAC画版图的时候没画对称，高频性能比最好下降了十多个dB。可以看出这点应该还是很重要的。
其他的需要你自己摸索，画一部分后仿一部分，确保不要最后返工

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