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楼主: cyydx

[求助] 输出信号对齐

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 楼主| 发表于 2013-5-10 16:49:43 | 显示全部楼层
回复 10# chrisyl


    那意思不是说set_data_check -setup是要求一个信号的变化至少要比另一个信号晚若干时间?这样怎么对齐信号呢?
发表于 2013-5-10 16:54:06 | 显示全部楼层
不是可以将setup/hold值设为0吗?
 楼主| 发表于 2013-5-10 16:58:35 | 显示全部楼层
回复 12# chrisyl


    设为0的意思是可以同时变化,那即使是不对齐也满足data_check的要求啊?
发表于 2013-5-10 17:16:43 | 显示全部楼层
这里的setup/hold可以像DFF的setup/hold一样来理解,但不完全一样。将setup/hold设为0就是要求数据对齐,将D[1]/D[2] setup 值设为0.1就是要求D[1]/D[2] 早于D[0] 0.1 ns到达。

以上都只是我的理解,不一定正确。
我建议你不同的尝试,看工具优化出来的效果,看怎样才能达到自己的目的,做了之后理解会更深刻一些。
 楼主| 发表于 2013-5-13 07:27:24 | 显示全部楼层
各位还有什么看法吗?多多指导啊!
发表于 2014-6-4 11:54:35 | 显示全部楼层



对于楼主这个问题,这个方法应该是可以的。
发表于 2014-6-4 11:55:18 | 显示全部楼层
不过对于这句话的用法,我还是不理解。。。。。


“如果有输出时钟的话?在那个输出时钟端口定义一个generated_clock?其它信号的output_delay都相对于这个generated_clock而定。只要有max和min?就可以把所有信号卡在一个范围之内      
如果没有输出时钟的话?用set_output_delay -reference_pin”
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