DFT DRC violations 求debug

清水一杯

写了个简单的计数器电路做DFT综合，log出现 DRC violations，还有覆盖率才66%。综合后的电路中有

  MUX2HD1X U51 ( .A(reset_n), .B(set9_i), .S0(TestEn), .Z(n58) );
  MUX2HD1X U52 ( .A(clk), .B(set7_i), .S0(TestEn), .Z(n61) );


对应脚本
set_dft_signal -view existing_dft -type ScanClock -port "set7_i" -timing {45 55} -test_mode all_dft               
set_dft_signal -view existing_dft -type Reset -port "set9_i" -active_state 0 -test_mode all_dft        


log的violation如下
Begin Clock violations...

Warning: Clock set7_i connects to LE clock/data inputs CK/D of DFF cnt_r_reg[0]. (C12-1)
Information: There are 3 other cells with the same violation. (TEST-171)
Warning: Clock set9_i used as data is different than capture clock set7_i for inputs CK/D of stable DFF (cnt_r_reg[0]). (C26-1)
Information: There are 3 other cells with the same violation. (TEST-171)

Clock violations completed...
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  DRC Report

  Total violations: 8

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8 CLOCK VIOLATIONS
     4 Leading edge port captured data affected by clock violations (C12)
     4 Clock as data different from capture clock for stable cell violations (C26)


Warning: Violations occurred during test design rule checking. (TEST-124)

chentb1990

八年了，竟然没有一个人回答这个有意义的问题。。。

DFTxiaobai

十年了，竟然没有一个人回答这个有意义的问题。。。

czv0vg

十一年了，竟然没有一个人回答这个有意义的问题。。。

BestRoy

有没有可能这个问题发到前端设计模块去讨论。。。。。。

cgz_果冻

看题主最后登录时间，已然成为行业扛把子

molin_zhang

笑死了,到时候他登录上来还没人回他,但是他自己已经是行业翘楚,自己回答自己的问题